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如何利用平面的PCB叠层设计实现阻抗管理

我的第一块PCB远离高速数字设备。它只是单层PCB上的放大器电路,控制阻抗甚至不是事后的想法。一旦我开始研究需要高采样率的电光系统,控制阻抗始终是一个关键的设计问题。电路板上的受控阻抗是PCB布局问题,我在处理PCB一段时间后感觉不太舒服。

一旦开始处理高速或高频信号,你就会'将发现迹线的阻抗和源和负载的不匹配会对信号完整性产生重大影响。在RF范围内及以后,控制信号遇到的阻抗将确保您的设备按设计运行。有一些简单的设计策略可以帮助确保信号在运行期间不会失真。

阻抗控制与受控电介质

阻抗控制和阻抗管理是两个可松散互换的术语,指的是设置PCB中信号所见阻抗的不同方法。显然,没有任何制造工艺是完美的,任何从生产线上下来的PCB都会有一些跟踪阻抗的变化。基本思想是将信号遇到的阻抗设置为特定值,理想情况下将任何阻抗不匹配限制为较小的值。

这可以通过两种方式完成。首先,简单地选择用于形成迹线的几何形状,布置和材料将影响它们的阻抗。周围的电介质也会影响阻抗。这种情况对应于在具有无限厚度的电介质上布线的单个迹线。大多数简单的阻抗计算器都假设这种情况显然,这种近似仅在少数特殊情况下有效。

您可能会想“等一下,为什么基板的介电常数会有所不同?”这有很多原因。首先,相邻走线之间以及走线和接地平面之间的电介质形成电容器,介电常数决定杂散电容

由于走线与基板之间的界面不是完美的反射器,电场实际上进入电介质并保持与迹线中的场耦合。简而言之,信号部分地在电介质中传播,并且不完全限制在迹线中。

这两个事实都意味着多层PCB中的层叠会影响迹线中信号所见的阻抗。实际上,修改层叠层允许调整整体走线阻抗。调整层叠会改变信号所见的有效介电常数,允许在许多应用中进行阻抗控制。

如何利用平面的PCB叠层设计实现阻抗管理

阻抗控制设计

大多数设计人员可能熟悉阻抗控制,其中走线布置,尺寸,同时考虑地平面布置。携带高速信号的走线应在实心接地层上布线,以便为电流提供可靠的返回路径,从而最大限度地减小环路面积,从而最大限度地减少因EMI引起的任何感应电流。

路由高速信号由于串联电感增加,信号降级以及与其他信号的干扰,分裂平面会导致信号传播延迟。如果必须将高速阻抗控制的走线穿过接地层中的间隙,则可以使用缝合电容来提供电流返回路径。这也最小化了环路以及当迹线穿过地平面中的间隙时产生的任何阻抗不连续性。

一些制造商提供阻抗计算器,可帮助您选择给定迹线/接地平面布置所需的适当走线尺寸和所需的阻抗值。或者,如果您的走线尺寸受到限制,您可以使用这些计算器之一确定PCB中源,走线和负载之间的阻抗不匹配水平。

在制造多层板时,您的制造商可以通过改变PCB走线中两个横截面尺寸中的一个来帮助您获得所需的阻抗值。它们通常构建测试板(称为“试样”)并修改迹线尺寸和布置,以便在一定的容差水平(通常为+/- 10%)内达到所需的阻抗值。使用差分对时,迹线间距是另一个可用于调整阻抗的参数。

如果设计者指定必须修复迹线的高度,那么它们将改变宽度,并且反之亦然,以获得恰当的阻抗值。这也使制造商有机会调整他们的过程并确保您在生产运行中获得更高的产量。

如何利用平面的PCB叠层设计实现阻抗管理

主板上的高密度迹线

受控电介质设计

与阻抗控制设计相比,层叠通常保持恒定,受控电介质设计通过修改层叠层达到特定的迹线阻抗值。重新排列层堆叠布置,层厚度,甚至交换不同材料的电介质都是设计人员可以采取的措施来管理多层PCB中的阻抗。

阻抗控制设计通常还使用受控介电板,但反过来不一定是真的。修改层叠布置,电介质厚度,预浸料坯厚度和层压板厚度都会改变电路板上信号所看到的阻抗。对于给定的迹线几何图形,修改这些电路板参数可以让您微调电路板的阻抗。

确定电路板行为的最佳方法是使用3D电磁仿真软件包。不幸的是,许多人没有这个软件,你将不得不求助于使用一些基本的阻抗计算器和你的直觉来了解修改电路板将如何影响阻抗。